verilog 相对路径与绝对路径

        在编写FPGA工程的时候，往往会用到相对路径和绝对路径，例如工程中调用常用来包含宏定义和parameter的.vh文件、仿真工程中调用.txt文件、do脚本中vlog相关.v文件等，均需要用到路径包含内容。这里针对相对路径和绝对路径的用法做一个简单总结：

1、绝对路径

        绝对路径直接使用文件对应在电脑中的存储路径即可，例如：

        "vlog E:/E/project/ACS080/src/acs080_top.v"

        使用绝对路径基本不会出错，但是一旦文件路径发生变化就必须要在vlog上进行修改才能使用。

2、相对路径

        （1）"../"表示当前文件的上一层文件夹目录

        （2）"./"表示当前文件所在的文件夹目录

        （3）"/"表示根目录

        verilog相对路径中"../"和"./"使用较为频繁，以我们的do脚本"sim_acs080.do.tcl"为例，工程结构如下：

        例如，要在sim文件夹内的"sim_acs080.do.tcl"中加载src文件夹内的"acs080_top.v"，那在"sim_acs080.do.tcl"中需要使用语句：

        vlog ../../ACS080/src/ acs080_top.v

        表示以sim_acs080.do.tcl文件位置为起点，先找上两层的位置，即ACS080文件夹，然后再在ACS080文件夹中取找src文件夹下的acs080_top.v文件。

        例如，要在sim文件夹内的"sim_acs080.do.tcl"中加载sim文件夹内的"acs080_top_tb.v"，那在"sim_acs080.do.tcl"中需要使用语句：

        vlog ./acs080_top_tb.v

        表示以sim_acs080.do.tcl文件位置为起点，找该文件所在文件夹内的acs080_top_tb.v文件。